Le langage SystemVerilog. Synthèse et vérification des circuits numériques complexes

Cet ouvrage est destiné aux étudiants en Licences processionnelles EEA, en masters EEA ou en école d'ingénieurs. Il intéressera également les professionnels de la conception de circuits numériques. SystemVerilog est l'un des langages de description des circuits numériques les plus récents. Il est le premier qualifié de HDVL, pour Hardware Description and Verification Language. Il hérite à la fois des capacités de description de modules synthétisables et des facultés d'abstraction des langages objets qui permettent la vérification de systèmes complexes. Le livre est organisé en quatre parties : Une exploration rapide permet de découvrir l'ensemble du langage. La boîte à outils proposée servira dans les deux parties suivantes. La troisième partie est consacrée à la construction de modules synthétisables et des tests unitaires qui sont indissociables de la conception de ces modules. La dernière partie est consacrée à la mise en place d'un banc de vérification fondé sur la programmation objet, à l'aide des deux librairies de vérification les plus utilisées : VMM library (Verification Methodology Manual for SystemVerilog) et OVM library (Open Verification Methodology). L'ouvrage est complété d'exercices corrigés. Les exemples du livre ont tous été testés en synthèse et/ ou en simulation, suivant le cas. Ces exemples sont disponibles en téléchargement sur le site compagnon du livre : www.lelangagesystemverilog.net.